moteur de recherche

Séminaire - Pr. Jean-Luc Gaudiot, Université de California, Irvine, USA - Président de l'IEEE Computer Society
Séminaire - Pr. Jean-Luc Gaudiot, Université de California, Irvine, USA - Président de l'IEEE Computer Society
21-sept.-2017 09:00
Il y a: 2 days





Jeudi 21 septembre 2017 - 9h

Lieu : ESIEE Paris, Amphithéâtre 160

Séminaire Jean Luc Gaudiot

Professeur Université de California, Irvine, USA - Président IEEE Computer Society

Thématique du séminaire :

Informatique, Parallélisme et Architectures

Conférenciers invités :

Pr. Yves Robert, ENS Lyon, LIP

Pr. Philippe Clauss, Université de Strasbourg

Pr. Laurent George, ESIEE Paris

Ateliers des doctorants de l’école MSTIC, Université Paris Est

Contact et inscription: Mohamed AKIL – mohamed.akil@esiee.fr


 

1) SPARTA: A Dataflow-Inspired System Design

Computer systems have undergone a fundamental transformation recently, from single-core processors to devices with increasingly higher core counts within a single chip. The semi-conductor industry now faces the infamous power and utilization walls. To meet these challenges, heterogeneity in design, both at the architecture and technology levels, will be the prevailing approach for energy efficient computing as specialized cores, accelerators, etc., can eliminate the energy overheads of general-purpose homogeneous cores. However, with future technological challenges pointing in the direction of on-chip heterogeneity, and because of the traditional difficulty of parallel programming, it becomes imperative to produce new system software stacks that can take advantage of the heterogeneous hardware. As a case in point, the core count per chip continues to increase dramatically while the available on-chip memory per core is only getting marginally bigger. Thus, data locality, already a must-have in high-performance computing, will become even more critical as memory technology progresses. In turn, this makes it crucial that new execution models be developed to better exploit the trends of future heterogeneous computing in many-core chips. To solve these issues, we propose a cross-cutting cross-layer approach to address the challenges posed by future heterogeneous many-core chips.

Jean-Luc Gaudiot, Fellow, IEEE, AAAS :

Jean-Luc Gaudiot received the Diplôme d'Ingénieur from ESIEE, Paris, France in 1976 and the M.S. and Ph.D. degrees in Computer Science from UCLA in 1977 and 1982, respectively. He is currently Professor in the Electrical Engineering and Computer Science Department at UC, Irvine. Prior to joining UCI in 2002, he was Professor of Electrical Engineering at the University of Southern California since 1982. His research interests include multithreaded architectures, fault-tolerant multiprocessors, and implementation of reconfigurable architectures. He has published over 250 journal and conference papers. His research has been sponsored by NSF, DoE, and DARPA, as well as a number of industrial companies. He has served the community in various positions and is President of the IEEE Computer Society for 2017.

2) Ordonnancement, parallélisme et temps réel : les enjeux des plateformes COTS multicoeur pour l'industrie du critique"

L'industrie du critique pour des applications civiles est confrontée au problème d'utilisation de plateformes sur étagères (Commercial Off-The-Shelf) issues d'applications pour le grand public (smartphone par exemple). Ces plateformes multicoeur sont performantes et d'un coût très intéressant pour l'industrie. Les optimisations matérielles développées pour ces plateformes visent cependant de très bonnes performances en moyenne alors que l'industrie du critique a besoin de garanties de performance en pire cas. La durée pire cas d''exécution d'une tâche peut être très éloignée de la durée d'exécution en moyenne sur ces architectures COTS. Ce qui conduit à sous utiliser en moyenne ces architectures pour garantir des cas d'usage pires cas souvent très peu probables. Cette présentation présentera tout d'abord les sources de pessimisme des architectures embarquées actuelles et détaillera les différentes approches actuellement considérées dans l'état de l'art pour optimiser l'utilisation de ces plateformes COTS. Un focus sur le problème du respect de contraintes temporelles dans les architectures multicoeur sera proposé avec une introduction aux approches à criticité mixte pour l'ordonnancement de tâches périodiques ou de graphes de tâches avec ou sans parallélisme des exécutions.

Laurent George, professeur à ESIEE Paris :

Laurent George is Professor in Computer Science at ESIEE Paris, a French Engineering school in Information and Communications Technology, member of University of Paris-East. He received in 2008 the Habilitation to Direct Research distinction from University of Nantes for his research activities. He is head of Network and Security major at ESIEE Paris and responsible for the Real-Time and Networks team at LIGM CNRS Lab at UPEM.

His research activities focus on real-time embedded (multiprocessor) and distributed systems (Ethernet AVB and IoT) with a particular focus on mixed criticality scheduling.

3) Résilience pour les machines exascale

Cet exposé proposera un tour d'horizon des méthodes de tolérance aux pannes pour les applications de calcul scientifique à grande échelle. L'arrivée de plates-formes à parallélisme massif rend indispensable la protection des application contre les fautes en cours d'exécution. On discutera des techniques généralistes pour se protéger des fautes fatales (comme le crash d'un noeud): checkpoint sous toutes ses formes et réplication. On présentera aussi quelques méthodes spécifiques, comme AFBT (Algorithm Based Fault Tolerance). Enfin, on discutera des méthodes de détection et correction des erreurs silencieuses (corruption de données).

Yves Robert, professeur :

Yves Robert received the PhD degree from Institut National Polytechnique de Grenoble. He is currently a full professor in the Computer Science Laboratory LIP at ENS Lyon. He is the author of 7 books, 150 papers published in international journals, and 240 papers published in international conferences. He is the editor of 11 book proceedings and 13 journal special issues. He is the advisor of 30 PhD theses. His main research interests are scheduling techniques and resilient algorithms for large-scale platforms. Yves Robert served on many editorial boards, including IEEE TPDS, JPDC and ACM TOPC.

He is a Fellow of the IEEE. He has been elected a Senior Member of Institut Universitaire de France in 2007 and renewed in 2012. He has been awarded the 2014 IEEE TCSC Award for Excellence in Scalable Computing, and the 2016 IEEE TCPP Outstanding Service Award. He holds a Visiting Scientist position at the University of Tennessee Knoxville since 2011.

4) Le modèle polyédrique au delà de la compilation statique, des fonctions affines et des boucles

Le modèle polyédrique, qui a aujourd'hui presque 30 ans d'existence, a été originellement développé pour l'optimisation et la parallélisation automatiques des boucles dans les programmes Fortran 77. Sa précision et son caractère automatique ont depuis continué à susciter de l'intérêt, avec de nombreux développements et applications. Cependant, son utilisation a très longtemps été limitée aux boucles de type "for" ou "do", dont les bornes sont des fonctions affines des indices, et qui accèdent à la mémoire via des références affines à des tableaux multi-dimensionnels, ou des variables scalaires, alloués statiquement. Cette stricte limitation semblait le condamner à ne jamais être considéré dans le cadre de la compilation de programmes dits "modernes".

Dans cet exposé, nous montrons comment tirer avantageusement parti du modèle polyédrique dans des cadres d'utilisation qui, jusqu'à récemment, semblaient inatteignables. Tout d'abord, nous montrons, au delà des fonctions affines, l'apport des polynômes dans l'analyse et la parallélisation des boucles. Ensuite, nous présentons, au-delà de la compilation statique, l'application dynamique du modèle polyédrique au cours de l'exécution des boucles ciblées, qui peuvent être de toute nature, via une approche spéculative. Finalement, nous décrivons une perspective d'optimisation et de parallélisation polyédriques de fonctions récursives, via une dé-récursivation dynamiquespéculative.

Philippe Clauss, professeur à l'Université de Strasbourg :

Philippe Clauss est professeur à l'Université de Strasbourg, et responsable de l'équipe Inria CAMUS, et de l'équipe ICPS du laboratoire ICube. Ses recherches portent sur l'optimisation et la parallélisation automatiques de programmes, via des approches statiques, dynamiques ou spéculatives. Il est l'auteur de l'extension des polynômes d'Ehrhart à l'analyse de programmes, et le maître d'œuvre de la plate-forme de parallélisation polyédrique spéculative Apollo.








<- retour: